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Comparativa de intel mencionando a TSMC

Las complicaciones de la Ley de Moore en la actualidad

 

 

Hace unos días en una de sus confenrencias, intel hizo referencia a algunas medidas que se usan en el mundo de los procesadores para hacer una comparativa con el que a día de hoy se considera su mayor rival en el mercado de la fabricación de semiconductores: TSMC. En esta conferencia intel hablaba sobre la carrera a la hora de avanzar en esto de los nanometros, que explicaré más adelante, pero también en la densidad de transistores y su capacidad para escalar el área de los circuitos integrados.

Comparativa de intel mencionando a TSMC
Comparativa de intel mencionando a TSMC

TSMC no tardó en contestar y mostró una transparencia ligeramente diferente a la que intel había mostrado:

Comparativa desde el punto de vista de TSMC
Comparativa desde el punto de vista de TSMC

El punto de conflicto que llevó a una compañía a contestar a otra de forma pública fue el trazado que hizo intel en el que no se aprecia una evolución en la densidad de transistores del salto de TSMC de 20 a 16 nanometros. Esta previsión tiene su lógica puesto que TSMC comentó que su salto de 20 a 16 nanometros iba a limitarse simplemente a cambiar los transistores planares por FinFET. Al suponerse que TSMC no iba a cambiar el esquema de conexionado de sus procesadores en ese salto, se llegó a la conclusión de que en ese salto no iba a haber un aumento de densidad de transistores.

Ese salto más pronunciado de intel en la escala de densidad de transistores se debe a que van a cambiar su planteamiento de fabricación de semiconductores para que el rendimiento en bruto no tenga tanta importancia y así poder encajar más transistores por milímetro cuadrado. Esto es simplemente un paso que señala la adaptación de intel al mundo de los SoC, dejando atrás el modelo de procesador pelado.

Colocación de transistores alto rendimiento vs alta densidad intel 22nm.
Colocación de transistores alto rendimiento vs alta densidad intel 22nm.

En la transparencia de TSMC ese salto de los 20 nanometros con transistores planares a 16 nanometros FinFET tiene un aumento en la densidad porque TSMC asegura que van a ser capaces de incrementar en un 15% el aprovechamiento de la superficie del circuito integrado. Sin modificar el esquema de conexionado del procesador, complicado lo veo.

En base a estas discrepancias entre una empresa y otra se formó un denso debate en los foros de anandtech para tratar de averiguar qué empresa decía la verdad. Uno de los puntos a tener en cuenta, a mi parecer muy interesante, es uno que menciona que esto de los nanometros en los procesadores ha dejado de tener sentido hoy en día con lo que comparar intel con TSMC sería como comparar peras con manzanas. Si metemos en esta discusión los transistores FinFET la cosa se complica aún más.

¿Por qué es complicado comparar el proceso de fabricación de ambas compañías aún hablando de procesos aparentemente similares?

Llevamos varias décadas observando el cumplimiento de la conocida Ley de Moore. Esta Ley (aunque su creador ha comentado varias veces que no debería considerarse una ley como tal sino más bien una conjetura) dice que la densidad de transistores en un mismo espacio se dobla cada cierto tiempo. Este tiempo en la realidad suele oscilar entre los 18 meses y los dos años, cosa que encaja con esos dos años que Moore enunció en su día. Hoy en día la industria de los semiconductores está sacando al mercado cicuitos integrados con transistores que ellos llaman proceso de manufacturación de 22, 28 nanometros. Esto quiere decir que en un circuito integrado como un procesador de hoy en día nos podemos encontrar con cientos de millones de transistores o incluso varios miles de millones.

El problema viene cuando se quiere avanzar en ese mundo de procesos de fabricación y nanometros. Este avance se está empezando a hacer tan difuso que muchos expertos que trabajan en la materia usan muchos juegos de palabras para intentar hacer ver que se está avanzando en esa escala de integración cuando tal vez en lo que se está avanzando es en otro campo (por ejemplo lo que he comentado antes del salto de TSMC de transistores planares a FinFET que según quién lo mire, da un aumento o no en la densidad de transistores).

Hacia el año 2011, uno de los inventores de los transistores FinFET llamado Chenming Hu estuvo explicando que pronto veríamos en el mercado chips con transistores de 14-16 nanometros ( a los de 14 nanometros poco les falta por parte de intel) pero a su explicación añadió un desconcertante:

“Nobody knows anymore what 16 nm means or what 14 nm means.”

Muchos coinciden en que el uso de los nanometros hoy en día está excesivamente viciado por los departamentos de marketing de las empresas y que ha perdido el sentido que originariamente podía tener (la longitud del canal en un MOSFET).

El tema de los nanometros que se discute frecuentemente hace referencia a los nodos. Cada nodo marca una nueva generación en la manufactura de circuitos integrados. La progresión en los nombres dentro de esos nodos (progresando hacia menos nanometros) refleja el avance continuado que los chips han ido experimentando. Cuanto más pequeño es el número, más pequeños pueden ser los transistores y por lo tanto más cerca se pueden poner unos de otros aumentando su densidad. Esto los hace más baratos basándonos en el coste por transistor.

Pero la relación entre los nombres de los nodos y las dimensiones de los chips o los transistores está lejos de ser algo tan sencillo como puede aparentar viéndolo desde fuera. Cuando nos ponemos a discutir sobre si un salto de 20 nanometros a 16 no desemboca en un aumento de la densidad de transistores es que algo de lo explicado en el párrafo anterior a este no encaja. O tal vez sea que lo que no encaja es la forma de haber bautizado a ese avance de transistores planares a FinFET como un nuevo nodo.

Uno de los problemas viene cuando intentamos aplicar la Ley de Moore de una forma continuada e inexorable. Los fabricantes de semiconductores se están encontrando con barreras bastante grandes a la hora de avanzar en nodos que les está forzando a realizar ciertas concesiones en temas de diseño de algunas ramas para poder avanzar en otras. Muchos expertos consideran que actualmente da igual a qué le llamemos nueva generación de chips porque esos beneficios que antes existían con el avance en nuevos nodos hoy en día no están tan claros. ¿Dónde se ha quedado esa ventaja en el coste por transistor y la densidad?

Hubo una época en la que el nombre que le ponían al nodo te decía prácticamente todo lo que había que saber sobre éste. Antes se podía coger un microscopio (como la tercera imagen de esta entrada), medir ciertas partes del procesador y se podía ver que dentro de ese nodo las diferentes soluciones propuestas por los fabricantes de semiconductores eran muy similares.

Semi-roadmapChart
Globalfoundries: El nombre del nodo (en rojo) está empezando a descender más rápido que las medidas reales de ciertas partes del transistor como la longitud del canal (amarillo) o el conexionado (naranja)

Hace unos 20 años cuando se hablaba de un nodo, las micras (en aquella época de nanometros todavía poco) determinaban aspectos como el tamaño de la puerta del transistor. Como la longitud de la puerta está directamente ligada a la velocidad del transistor para cambiar de estado, uno se podía hacer una idea sobre el aumento de rendimiento que ese nuevo nodo podría traer. En aquella época el nombre del nodo todavía significaba algo.

Pero a partir de esa época el lazo que unía el rendimiento y el nombre del nodo empezó a romperse. Como lo que empezaba a estar de moda en aquella época era el hecho de intentar subir el procesador a frecuencias altas, comenzaron a hacer modificaciones extrañas a los transistores como acortar el canal mos y la longitud de la puerta de forma demasiado agresiva para poder lograr esa meta. A la hora de imprimir el patrón en el silicio, seguían usando las mismas herramientas de litografía que llevaban usando hasta entonces.

Al cabo de un tiempo, según apuntaba un empleado importante de las filas de intel llamado Mark Bohr:

“there was no one design rule that people could point to and say, ‘That defines the node name”

Hacia el 2001 los chips que intel iba a lanzar al mercado se publicitaban con un proceso de 130 nanometros. Sin embargo, las puertas de los transistores de esos mismos chips medían 70 nanometros.

La moda de los nombres para los nodos continuó a medida que el asunto de los transistores se volvía cada vez más complejo. Después de años de modificaciones agresivas acortando puertas, escalar de una forma simple empezó a alcanzar su límite hacia esa época en la que intel trabajaba con los 130 nanometros comentada antes. Hacer transistores simplemente más pequeños ya no significaba que éstos pudieran ser más rápidos o energéticamente más eficientes con lo que intel y otras fábricas de semiconductores tuvieron que buscar otras tecnologías para seguir aumentando el rendimiento de los transistores. De esta etapa de búsqueda de soluciones surgieron técnicas como el High-K Metal Gate que cambiaba los materiales de las puertas y algunos sustratos, o los transistores FinFET que he mencionado unas cuantas veces en esta entrada que básicamente concebía el transistor como una forma algo más tridimensional para ganar superficie en la puerta y aumentar la eficiencia de ésta.

Aún con estos avances que poco tenían que ver con los nodos en sí, la nomenclatura de los nanometros siguió su curso y el número de transistores continuaba doblándose de generación en generación. Pero los nombres ya no encajaban en el tamaño de ningún aspecto del circuito integrado. Bohr añadía:

“The minimum dimensions are getting smaller, but I’m the first to admit that I can’t point to the one dimension that’s 32 nm or 22 nm or 14 nm. Some dimensions are smaller than the stated node name, and others are larger.”

El cambio a transistores FinFET complica todavía más las cosas. Bohr comentó que por ejemplo, en el nodo de 22 nanometros de intel se usan transistores con una puerta de 35 nanometros de longitud, con fins de 8 nanometros de altura y una longitud del canal de 30 nanometros. Que no se ven los 22 nanometros por ninguna parte, vaya.

Transistor FinFET con el Fin marcado con una flecha. Fuente: Wikipedia.
Transistor FinFET con el Fin marcado con una flecha. Fuente: Wikipedia.

Aunque a estas alturas empieza a quedar claro que el nombre del nodo no tiene mucho que ver con la construcción de los transistores en sí, la nomenclatura de los nodos ha seguido evolucionando con el tiempo reduciendo su número “mágico” de nanometros. Junto con esa evolución en el nombre, la distancia entre transistores y entre el cableado de las conexiones del propio circuito integrado también han ido descendiendo. Son estas dos últimas variables las que en esencia nos hacen ver la densidad que puede alcanzar un procesador y cuántos procesadores puedes sacar de cada oblea de silicio para tratar de reducir costes.

Con la llegada de los 28 nanometros ya se comenzaron a alcanzar ciertos límites de las herramientas litográficas tradicionales. El vicepresidente de Gobal Foundries Subramani Kengeri , fabricante de semidonductores competencia de TSMC y compañía, decía:

“When we got to around 28 nm, we were actually pushing the limits of the lithographic tools”

Al igual que con los trucos que se idearon para sobrepasar los límites tradicionales encontrados con los transistores, con las herramientas litográficas se tomó la misma decisión. Así se ideó el Double Patterning (integrante del multiple patterning, creo que se está empezando a comentar ahora el quadruple patterning viendo el retraso que viene acumulando la litografía por ultravioleta extrema). El double Patterning es en resumidas cuentas el hecho de “duplicar” el proceso de “impresión” en la superficie de la oblea de silicio para tratar de duplicar las posibilidades de esa oblea. Lógicamente, duplicar un paso en la fabricación de procesadores añade un tiempo extra en la fabricación, sobrecarga las líneas de fabricación y también cuesta más dinero.

El Double Patterning se iba a tener que ir complicando con el tiempo ( y esa complicación se traduce en más dinero a gastar) puesto que a más escala de integración, más capas del semiconductor tendrán que usar esa técnica. Tal es así que Global Foundries ha decidido usar una táctica similar a la de TSMC con los transistores FinFET. En el caso de TSMC he comentado antes que van a usar la base de los 20 nanometros y que se van a limitar a cambiar los transistores planares por los FinFET 16 nanometros. Esto hace que el Double Patterning no se complique más. Pues Global Foundries también va a usar la base de sus 20 nanometros para estrenar sus transistores FinFET, en este caso anunciados de 14 nanometros. Al igual que con TSMC por lo tanto, ese salto de 20 a 14 nanometros no debería traer un aumento de densidad ya que el diseño del cableado es el mismo en los dos nodos. Y como esto del nombre de los nodos es un poco engañoso, el propio Kengeri decía:

“It’s really a 20-nm FinFET, in a way”

Pero de todas formas la compañía lo anuncia como 14 nanometros, al igual que TSMC y sus 16 nanometros. Realmente empiezo a pensar que el usar un mismo nodo (al menos internamente, que no de cara al marketing) es para relajar los costes de i+d cada vez más altos en este sector, que se está dejando por el camino a bastantes fabricantes de semiconductores.

fabricantes de semiconductores
Imagen que sirve para hacerse una idea de los competidores que se han ido quedando por el camino.

En un momento en el que los que más aprietan a los fabricantes de semiconductores son los diseñadores de SoC para smartphones o tabletas, no creo que vaya a sentar bien este movimiento. Ese es un mercado que busca a toda costa mejorar la escala de integración y la eficiencia de sus componentes. Con un cambio de transistores sin tocar la densidad dudo que se contente a este sector tecnológico.

De todas formas hablando de densidades, también hay que diferenciar entre la cantidad de transistores que necesitaría un procesador sobre el papel para funcionar, y otra los transistores que reamlente hay que acabar añadiendo. Con procesos de fabricación trampeados para trabajar en litografías tan avanzadas suele hacer falta meter circuitería redundante, corrección de errores para buses internos, y ya no hablemos de la parafernalia en jerarquías de memoria y coherencia de cachés para poder hacer procesadores multinúcleo. Toda esa circuitería extra te añade área que en algunos casos si todo funcionase perfectamente y fuese ideal pues sobraría. Esto plantea una teoría que hace peligrar la Ley de Moore puesto que, aunque el número de transistores sí se dobla cada 18-24 meses, el número de transistores realmente útiles para la finalidad ideal de ese procesador no es realmente del doble comparado con la generación de hace 18-24 meses.

¿Cuándo parará la escalada litográfica hacia menos nanometros? Pues con la tecnología actual poco más se puede hacer. Por eso TSMC y Global Foundries están haciendo trampas (según como se mire) con sus 20 nanometros que son 16 o 14. Con los procesos litográficos actuales no se puede avanzar mucho más. Con la llegada de la anteriormente comentada EUVL que lleva en boca de los fabricantes de semiconductores desde el 2007 más o menos ( y que ahora se anuncia para 2015 pero a saber) se supone que se podrá seguir avanzando. Tengo entendido que intel, accionista importante del fabricante de la maquinaria EUVL (ASML) ya anda probando el EUVL pero todavía le queda un poco para poder usarlo a gran escala.

Lo que está claro es que en el mundo de los procesadores al igual que en otros campos, el marketing tiene tanta potencia como para introducir dudas incluso a aspectos técnicos.

Si todavía tienes interés en seguir informándote sobre este tema, te dejo aquí algunos enlaces de interés:

Foro de anandtech aquí

Punto de vista de intel sobre la evolución de TSMC aquí

Contestación de TSMC al punto de vista de intel aquí

Chipworks, página famosa por sus fotografías a procesadores y demás aquí

Página muy interesante con artículos divulgativos muy bien hechos aquí

 

 

 

 

2 thoughts on “Las complicaciones de la Ley de Moore en la actualidad

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